▲第一作者：Yongshan Xu、Teng Liu
通讯作者：Tianyou Zhai、Kailang Liu
通讯单位：华中科技大学
论文doi：
https://doi.org/10.1038/s41563-023-01626-w
01
背景介绍
二维(2D)半导体是下一代场效应晶体管(FET)的理想沟道材料。然而，在二维半导体上集成超薄且均匀的高κ电介质以制备具有大栅电容的场效应晶体管仍然具有挑战性。
02
本文亮点
1.本工作报道了一种通用的两步法在二维半导体上集成具有亚1 nm等效氧化层厚度(EOT)的高质量介质膜的方法。
2.无机分子晶体Sb2O3作为缓冲层均匀沉积在二维半导体上，形成了高质量的氧化物-半导体界面，并提供了高度亲水的表面，从而通过原子层沉积实现了高κ电介质的集成。
3.利用这种方法，本工作可以制备出具有最薄EOT(0.67 nm)的单层二硫化钼基FET。晶体管在0.4 V的超低工作电压下表现出超过106的开关比，实现了前所未有的高栅极效率。
4.本工作的研究结果将为二维材料在低功耗超尺度电子器件中的应用铺平道路。
03
图文解析
▲图1. 超薄高κ介电层在2D材料上的集成工艺及结构表征
要点：
1、杂化介质层的集成过程始于通过热蒸发沉积法在二维半导体上制备Sb2O3 (图1a)。本工作选择能够完全覆盖2D材料表面的最薄的1 nm的Sb2O3层作为缓冲层。之后，典型的高κ电介质，如HfO2，可以通过ALD的标准工艺集成到Sb2O3上，在二维半导体上形成混合电介质层。
2、原子力显微镜(AFM)照片(图1b)显示，沉积的Sb2O3层和HfO2层都保持致密均匀，没有明显的空洞。Sb2O3和HfO2层的集成使原子级平整的MoS2表面略显粗糙，如高度柱状图(图1c)所示。
3、为了在原子尺度上分析介质层的质量，本工作通过扫描透射电子显微镜(STEM)观察了堆垛层的横截面界面。在MoS2上可以清晰地观察到Sb2O3和HfO2的两层堆积(图1d)，在整个MoS2表面上表现出原子均匀性，这与本工作通过AFM(图1b)观察到的结果一致。
▲图2. 二维材料上Sb2O3和HfO2层的形成机理
要点：
1、本工作试图深入了解2D材料上Sb2O3和HfO2层的形成机制。针对这一两步过程，本工作首先通过分子动力学(MD)模拟研究了Sb2O3分子在二维MoS2上的沉积行为，然后通过第一性原理计算研究了前驱体在ALD中的吸附机制。
2、在分子动力学模拟中，Sb2O3分子可能经历了不同的行为(沉积、表面扩散、反射、形核等)(图2a)。从模拟结果可以看出，当沉积足够多的Sb2O3分子时，Sb2O3分子可以自发地在二维材料上形成一层均匀致密的薄膜(图2b)。
3、有趣的是，本工作发现稳定的Sb2O3层和MoS2之间的层间距(3.32 Å)接近于MoS2(3.33 Å)中的vdW间隙，这证实了Sb2O3和MoS2之间形成了vdW界面(图2b )。这种均匀的Sb2O3层通过vdW相互作用与二维MoS2接触，可以在很长的模拟时间内保持稳定状态(图2c)。此外，在仅有一个H2O-TDMAHf ALD循环的样品上，本工作利用X射线光电子能谱(XPS)可以探测到HfO2在Sb2O3表面的形成，进一步证实了前驱体在Sb2O3层上的有效吸附。
▲图3. 以本工作的混合介质层作为栅介质的低功耗FET和逻辑门
要点：
1、本工作现在展示了本工作的混合介质层在高性能2D电子器件中的应用。本工作将Sb2O3/HfO2混合介质层集成在二维半导体上制备二维FET并研究其器件性能。在场效应晶体管中(图3a)，选择二维MoS2作为沟道半导体的代表，Bi/Au作为电极以减小接触电阻，并在MoS2上集成Sb2O3/HfO2层作为栅介质。
2、对于td为3 nm和5 nm(分别对应0.67 nm和1.01 nm的超小EOT)的FET，在0.4 V的超低顶栅电压下，漏源极电流Ids突变超过106 (图3b)。EOT为0.67 nm的FET在0.6 V的低工作电压下，全开关比超过107 (图3b)。如此高的选通效率显然可以归因于传输特性中超低的SS。
3、Vth和SS的统计均呈现窄的高斯分布，表明本工作的FETs具有令人满意的均匀性。本工作的方法还允许低电源电压Vdd的逻辑门的集成(图3g)。例如，使用1个 nm的EOT介质，NAND、NOR和NOT门可以工作在Vdd为0.5或1个 V的(图3h,i)。本工作的方法是可扩展的，并表现出高可重复性，导致相当高的器件产率。本工作已经证实了本工作的介质层在2D集成电路中的应用潜力。
▲图4. 具有较短沟道的2D FET和以Sb2O3/HfO2混合层为栅介质的2D FET的基准
要点：
1、使用本工作的混合电介质的FET在一些重要的品质因数方面表现出优异的性能，包括SS、开关比和工作电压。尽管如此，由于宽的沟道和只能部分控制沟道半导体的局部顶栅，开态电流仍然有限。本工作证明了在具有全局背栅和较短沟道的FET中，开态电流可以得到显著的提高(图4a-c)。
2、对于具有全局背栅和较小沟道长度Lch(80 nm)的FET，SS保持在70 mV dec-1以下(图4b)，开态电流密度超过100 μA μm-1(图4b)。使用0.65 V的低栅压可以实现超过108的开关比(图4b)。全局背栅有效地控制了整个沟道，产生了超过250 μA μm-1的大电流(图4c)。本工作预期，如果能够制备更窄的沟道FET，本工作的FET的开态电流密度将进一步提高到mAμm-1量级。
3、本工作用最先进的2D FET和硅MOSFET(图4d,e)测试了本工作的FET的器件性能。本工作通过高质量的半导体-氧化物界面实现了介电层与二维半导体上最薄的EOT(0.67 nm)的集成，实现了对沟道电导的优异栅控，SS为60 mV dec-1 (图4d)。此外，由于原子级薄的2D半导体本征上具有较低的静电屏蔽效应，具有最薄栅介质EOT的2D FET在目前报道的FET中表现出前所未有的高效栅控特性，即以较小的工作电压实现较大的开关比(图4e)。
4、此外，本工作在7个月的FET中也表现出优异的环境稳定性，显示了介质层的鲁棒性。总的来说，鉴于本工作的混合介质层的优异性能和集成的2D FETs展示的器件性能，本工作期望在未来看到其在超大规模低功耗2D器件中的应用。
原文链接：
https://www.nature.com/articles/s41563-023-01626-w
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